High-Speed Design
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動画について
高速基板設計ではシグナルインテグリティに配慮した設計を行う必要があります。OrCADでは差動配線に配線制約と位相制約があり、簡単にこれらの違反をチェックできます。また、等長配線では層間移動の距離も含めたチェックが可能で、配線中にヘッドアップディスプレイでリアルタイムに配線誤差を確認することができます。Sigrityテクノロジーを使用した解析ワークフローでは、インピーダンスやカップリングのバラつきをカラーマップおよびテーブル表示で確認できます。
動画タイムライン
00:10
高速設計における信号整合性管理と制約の重要性
高速設計では、各決定が設計の信号整合性に影響を与えるため、特に難しい課題となります。性能と機能性を最大限に引き出すために、どのようにして効率的にSI（信号整合性）問題を管理すればよいでしょうか。高速配線には、正確なスペーシング、長さ、タイミングの制約を満たすことが求められます。
00:28
動的差動位相制御による高速設計の最適化
差動ペアの長さが不一致だと、性能の低下や機能の弱さを引き起こす可能性があります。OrCADの動的差動位相制御は、違反しているトレースを強調表示し、差動ペアの長さが一致し、位相制約を満たしているかを同時に検証するのに役立ちます。
00:49
Z軸長の考慮と制約管理の活用
信号が層間をビアで上下する際のZ軸の長さも忘れてはなりません。Constraint Managerを使用すると、マッチグループを分析し、長さの調整が必要なトレースを特定できます。それらは赤で強調表示された列で示されます。
01:05
リアルタイムフィードバックと統合解析ワークフローによるSI管理
トレースを調整する際、ヘッドアップディスプレイのリアルタイムビジュアルフィードバックにより、信号整合性が適切に管理されていることを確認できます。Sigrity技術を搭載したOrCADの統合解析ワークフローを使用すると、設計中の実際のSI問題を簡単に分析、特定、解決することができます。
01:35
インピーダンス不連続の修正と高度な製造技術の必要性
ここでは、プレーンの分割がインピーダンス不連続を引き起こしています。プレーンを簡単に調整して問題を修正し、再度解析を実行して結果を確認します。しかし、レイアウト内で簡単に修正できない問題もあります。そのため、バックドリリングやHDIなどの高度な製造技術が必要になることがあります。バックドリリングにより、製造者はスタブを除去し、反射やインピーダンスの差を制限することが可能です。
Video Info
| 動画名 | |
| 製品情報 | OrCAD PCB Designer, |
| 視聴回数 | 回 |
| 再生時間 |
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